華為τ縮放定律（Tau Scaling Law）晶片演進新框架
概述
2026年5月25日，華為於IEEE ISCAS研討會提出「τ縮放定律（Tau Scaling Law）」，以訊號傳輸時間（τ，tau）作為核心優化目標，替代傳統製程微縮路線，延續晶片效能與密度提升。
背景
隨著電晶體尺寸持續縮小，傳統摩爾定律遭遇物理極限與成本效益遞減挑戰：
- 電晶體微縮速度放緩
- 單位成本下降效益逐漸消失
- 美國出口管制限制華為取得最先進製程
技術框架
核心概念
τ（tau）= 系統完成變化或訊號傳播所需的特徵時間（時間常數）
四層優化
| 層級 | 手段 |
|---|---|
| 元件層級 | 降低電晶體與互連線電阻、寄生電容 |
| 電路層級 | LogicFolding架構，縮短關鍵訊號路徑 |
| 晶片層級 | 軟體、架構與矽晶片整合優化 |
| 系統層級 | UnifiedBus（靈衢總線）重設計大型運算互連 |
技術特性
- LogicFolding：突破傳統平面電路布局限制，縮短訊號傳播負載
- UnifiedBus（靈衢總線）：支援AI叢集統一記憶體定址與原生記憶體語義
- 非全新物理定律：整合3D整合、縮短互連、軟硬體協同等既有方向
量產進展
- 過去6年已設計量產381款基於τ縮放定律的晶片
- 2026年秋季新一代Kirin晶片首採LogicFolding架構
- 預計2031年高階晶片達相當於14Å（1.4奈米）等效電晶體密度
外界評析
外媒多視此為中國在美國出口管制下尋找先進晶片替代路徑的嘗試，而非真正突破1.4奈米製程。
來源文章
相關頁面
- huawei — 主要提出組織